Das Leiterplattendesign ist eine kritische und zeitaufwändige Aufgabe, und alle auftretenden Probleme erfordern, dass Ingenieure das gesamte Design Netzwerk für Netzwerk und Komponente für Komponente untersuchen. Man kann sagen, dass das Design von Leiterplatten nicht weniger Sorgfalt erfordert als das Design von Chips.
Ein typischer Leiterplattenentwurfsprozess besteht aus den folgenden Schritten.
Die ersten drei Schritte nehmen am meisten Zeit in Anspruch, da die schematische Überprüfung ein manueller Prozess ist. Stellen Sie sich ein SoC-Board mit 1000 oder mehr Verbindungen vor. Jeden Draht manuell zu prüfen ist eine lange und mühsame Aufgabe. Tatsächlich ist es fast unmöglich, jeden einzelnen Draht zu überprüfen, was zu Problemen mit der endgültigen Platine führen kann, wie z. B. falsche Drähte, hängende Knoten usw.
Die schematische Erfassungsphase ist im Allgemeinen mit den folgenden Arten von Problemen konfrontiert.
● Unterstreichungsfehler: zB APLLVDD und APLL_VDD
● Groß- und Kleinschreibung: zB VDDE und vdde
● Rechtschreibfehler
● Signalkurzschlussprobleme
● Und viele mehr
Um diese Fehler zu vermeiden, sollte es eine Möglichkeit geben, den gesamten Schaltplan in wenigen Sekunden zu überprüfen. Diese Methode kann mit einer schematischen Simulation implementiert werden, die im aktuellen Board-Design-Prozess noch selten zu sehen ist. Die schematische Simulation ermöglicht es, die endgültige Ausgabe an den erforderlichen Knoten zu beobachten, sodass alle Verbindungsprobleme automatisch überprüft werden können.
Dies wird im Folgenden anhand eines Projektbeispiels erläutert.
Betrachten Sie ein typisches Blockdiagramm einer Leiterplatte.
Abbildung 1
In einem komplexen Platinendesign kann die Anzahl der Verbindungen Tausende erreichen, und eine sehr kleine Anzahl von Änderungen wird wahrscheinlich viel Zeit für die Überprüfung verschwenden.
Die schematische Simulation spart nicht nur Designzeit, sondern verbessert auch die Qualität der Platine und steigert die Effizienz des gesamten Prozesses.
Ein typisches zu testendes Gerät (DUT) weist einige der folgenden Signale auf.
Figur 2
Das DUT wird nach einiger Vorabstimmung verschiedene Signale haben und hat verschiedene Module wie Regler, Operationsverstärker usw. zur Signalabstimmung. Betrachten Sie ein Beispiel eines Versorgungssignals, das durch einen Spannungsregler erhalten wird.
Abbildung 3: Schematische Darstellung der Musterplatine.
Um die Verbindungsbeziehungen zu verifizieren und eine Gesamtprüfung durchzuführen, wird eine schematische Simulation verwendet. Die Schaltplansimulation besteht aus Schaltplanerstellung, Testbench-Erstellung und Simulation.
Während der Testbench-Erstellung wird ein Erregungssignal an die erforderlichen Eingänge gegeben, und dann werden die Ausgangsergebnisse am interessierenden Signalpunkt beobachtet.
Der obige Prozess kann implementiert werden, indem Sonden mit den zu beobachtenden Knoten verbunden werden. Die Knotenspannungen und Wellenformen können anzeigen, ob der Schaltplan Fehler aufweist oder nicht. Alle Signalverbindungen werden automatisch überprüft.
Abbildung 4: Schematische Testumgebung und Simulationswerte für jeden Knoten.
Schauen wir uns einen Teil des obigen Diagramms an, wo die abgetasteten Knoten und Spannungen deutlich sichtbar sind.
So können wir mit Hilfe der Simulation die Ergebnisse direkt beobachten und bestätigen, ob der Schaltplan der Platine korrekt ist. Darüber hinaus kann die Untersuchung von Designänderungen durch sorgfältige Anpassung des Anregungssignals oder der Komponentenwerte erreicht werden. Somit spart die schematische Simulation viel Zeit für Platinendesigner und Prüfer und erhöht die Chancen auf Korrektheit des Designs.
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